SystemVerilog

Un diseño de GPU minimalista en Verilog para aprender cómo funcionan las GPUs desde cero

Simulador de SystemVerilog y sistema de lint de código abierto Verilator

OpenTitan: Raíz de confianza de silicio de código abierto

Ibex es un núcleo de CPU RISC-V de 32 bits con un alto nivel de verificación (anteriormente conocido como zero-riscy).

Repositorio oficial del kit de desarrollo de hardware y software FPGA para AWS EC2

Módulos IP sintetizables en SystemVerilog y arquitectura de verificación para comunicación en chip de alto rendimiento mediante AXI.

GPU de código abierto en Verilog, basada libremente en la ISA RISC-V

Transmitir vídeo y audio a través de HDMI en una FPGA

CV32E40P es una CPU RISC-V RV32IMFCXpulp de 4 etapas en orden, basada en RI5CY de PULP-Platform

RSD: procesador superescalar fuera de orden (Out-of-Order) basado en RISC-V.

SCR1 es un núcleo de MCU RISC-V de código abierto de alta calidad escrito en Verilog

Núcleo VeeR EH1.

Componentes AXI, AXI stream, Ethernet y PCIe en System Verilog

Un procesador multinúcleo RISC-V capaz de ejecutar Linux, para y por el mundo

Componentes comunes de SystemVerilog.

Project F da vida a las FPGAs con diseños de código abierto que puedes implementar.

Demostración de la corrección de leftpad mediante veinticuatro métodos diferentes.

BaseJump STL: Una biblioteca de plantillas estándar para SystemVerilog.

Unidad de punto flotante paramétrica con soporte para formatos y operaciones estándar de RISC-V, así como formatos de transprecisión.

CORE-V Wally es un procesador RISC-V configurable asociado al libro de texto RISC-V System-on-Chip Design. Contiene una tubería de 5 etapas, soporte para extensiones A, B, C, D, F, M y Q, y cachés opcionales, BP, FPU, VM/MMU, AHB, RAM y periféricos.

Proyecto de nivel superior para la plataforma PULP. Instancia un sistema de código abierto PULP con un dominio SoC (microcontrolador) acelerado por un clúster PULP de 8 núcleos.